设计项目 A

默认只展示每周独有的知识重点；节奏、考核、Tutorial 和避坑信息按需展开。

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   Project Introduction & FPGA Fundamentals

   ### 🔧 核心知识点：项目导论与 FPGA 基础 本周介绍 Design Project A 的课程结构和项目要求。学习 FPGA (Field-Programmable Gate Array) 的基本概念、数字逻辑设计回顾（组合逻辑与时序逻辑）、以及 HDL (Hardware Description Language) 编程入门。课程以团队项目为核心，设计并实现一个基于 FPGA 的嵌入式系统。 - **核心概念**: FPGA, Verilog/VHDL, Combinational Logic, Sequential Logic, Design Project Methodology ⏰ **本周节奏**: 难度 ⭐⭐ | 预计投入 8h（Lecture 2h + Lab 3h + 自学 3h） 🎯 **考试关联**: 本课程无 Final Exam，100% Project-Based Assessment 🧪 **Lab**: FPGA 开发板熟悉，基本 Verilog 练习 📌 **作业关联**: 项目 Proposal 需在早期提交 ⚠️ **易错点**: 选择过于复杂的项目方案——确保在 10 周内可完成；FPGA 开发环境配置耗时较长

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   System Architecture & Interface Design

   ### 📐 核心知识点：系统架构与接口设计 本周学习嵌入式系统的架构设计方法。SoC (System on Chip) 概念、总线协议（AXI, AHB）、外设接口（GPIO, UART, SPI, I2C）、以及 IP Core 的使用。开始项目的系统架构设计，确定硬件/软件分区。 - **核心概念**: SoC, Bus Protocol, GPIO, UART, SPI, I2C, IP Core, HW/SW Partitioning ⏰ **本周节奏**: 难度 ⭐⭐⭐ | 预计投入 10h（Lecture 2h + Lab 4h + Project 4h） 🎯 **考试关联**: 无考试 🧪 **Lab**: 实现 UART 通信模块，测试 GPIO 控制 📌 **作业关联**: 项目架构设计文档 ⚠️ **易错点**: 接口时序不满足导致通信失败；HW/SW 分区决策影响整体项目进度

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   Digital Signal Processing on FPGA

   ### 📡 核心知识点：FPGA 上的数字信号处理 本周学习在 FPGA 上实现 DSP 功能。数字滤波器设计（FIR/IIR）、定点数运算（Fixed-Point Arithmetic）、以及 FPGA 中的乘法器和 DSP Slice 使用。理解 Pipeline 设计提升时钟频率。 - **核心概念**: FIR Filter, IIR Filter, Fixed-Point, DSP Slice, Pipelining, Timing Constraint ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 12h（Lecture 2h + Lab 4h + Project 6h） 🎯 **考试关联**: 无考试 🧪 **Lab**: 实现简单 FIR 滤波器并在 FPGA 上验证 📌 **作业关联**: 项目核心模块开发 ⚠️ **易错点**: 定点数精度损失导致计算结果不准确；Pipeline 引入的 Latency 需要在设计中考虑

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   Embedded Software & Testing

   ### 💻 核心知识点：嵌入式软件与测试 本周学习 FPGA 项目中的嵌入式软件开发。Soft Processor（MicroBlaze/Nios II）集成、驱动程序编写、以及 Hardware-Software Co-Simulation 和测试方法（Testbench, Waveform Analysis）。 - **核心概念**: Soft Processor, Bare-Metal Programming, Testbench, Waveform Simulation, Hardware Debugging ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 12h（Lecture 2h + Lab 4h + Project 6h）🔥 高压周 🎯 **考试关联**: 无考试 🧪 **Lab**: 编写 Testbench 验证 Verilog 模块，使用 ILA (Integrated Logic Analyzer) 调试 📌 **作业关联**: 项目中期检查点 ⚠️ **易错点**: 仿真通过但上板失败——注意 Timing Constraint 和 Clock Domain Crossing

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   Mid-Project Review & Optimization

   ### 📊 核心知识点：中期评审与优化 本周进行项目中期评审。展示当前进度，接收导师反馈。学习 FPGA 资源优化技术（Area/Speed Trade-off、Resource Sharing、Clock Gating）和项目管理最佳实践。 - **核心概念**: Resource Utilization, Timing Analysis, Area Optimization, Speed Optimization, Project Review ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 12h（Review 准备 4h + 展示 2h + 项目 6h） 🎯 **考试关联**: 无考试 🧪 **Lab**: 中期 Demo 展示 📌 **作业关联**: 中期评审报告 ⚠️ **易错点**: 资源使用率过高导致布局布线失败——控制在 80% 以下

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   Flexibility Week

   ### 🏖 核心知识点：弹性周 UNSW Flexibility Week。利用本周根据中期评审反馈调整项目方向，解决技术难点。 ⏰ **本周节奏**: 难度 ⭐⭐ | 预计投入 8h（项目开发） 🎯 **考试关联**: 无 🧪 **Lab**: 无 📌 **作业关联**: 项目持续开发 ⚠️ **易错点**: 不要在弹性周大幅修改项目方案——稳定推进已有设计

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   Advanced FPGA Techniques

   ### ⚡ 核心知识点：高级 FPGA 技术 本周学习高级 FPGA 设计技术。高速接口设计（DDR Memory Controller）、Clock Domain Crossing (CDC) 安全处理、FIFO 设计、以及 Partial Reconfiguration 概念。 - **核心概念**: DDR Controller, Clock Domain Crossing, Async FIFO, Metastability, Partial Reconfiguration ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 12h（Lecture 2h + Lab 2h + Project 8h） 🎯 **考试关联**: 无考试 🧪 **Lab**: 项目高级功能开发 📌 **作业关联**: 项目后期功能完善 ⚠️ **易错点**: CDC 问题是 FPGA 设计中最常见的 Bug 来源——使用 FIFO 或双寄存器同步

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   System Integration & Verification

   ### 🔗 核心知识点：系统集成与验证 本周重点进行项目系统集成。将各模块整合到完整系统中，进行功能验证和性能测试。学习 FPGA 系统级验证方法和常见集成问题的排查。 - **核心概念**: System Integration, Functional Verification, Performance Testing, Regression Testing ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐⭐ | 预计投入 15h（Lab 3h + Project 12h）🔥 高压周 🎯 **考试关联**: 无考试 🧪 **Lab**: 全系统集成测试 📌 **作业关联**: 接近最终提交 ⚠️ **易错点**: 模块间信号位宽不匹配；集成后 Timing Violation——尽早做集成而非最后一周

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   Final Testing & Documentation

   ### 📝 核心知识点：最终测试与文档撰写 本周完成项目的最终测试和技术文档撰写。准备 Final Demo，编写 Technical Report（设计决策、架构说明、测试结果、性能指标）。 - **核心概念**: Technical Report, Design Documentation, Test Report, Performance Metrics ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 14h（Testing 4h + Documentation 6h + Demo 准备 4h）🔥 高压周 🎯 **考试关联**: 无考试，Report 是评分重要组成 🧪 **Lab**: 最终功能验证 📌 **作业关联**: Final Report 和 Demo 准备 ⚠️ **易错点**: Report 需要包含 quantitative 的性能数据（时钟频率、资源利用率、功耗）而非仅定性描述

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    Final Demo & Presentation

    ### 🏆 核心知识点：期末展示 最后一周进行 Final Project Demo 和 Presentation。展示完成的 FPGA 系统，回答评审问题，提交最终 Report 和源代码。 - **核心概念**: Project Demonstration, Technical Presentation, Q&A, Final Submission ⏰ **本周节奏**: 难度 ⭐⭐⭐⭐ | 预计投入 10h（Demo 2h + Presentation 2h + Final Submission 6h） 🎯 **考试关联**: Final Demo + Report 决定课程成绩 🧪 **Lab**: Final Demo 📌 **作业关联**: 所有 Deliverables 截止 ⚠️ **易错点**: Demo 时硬件故障——准备 Backup Plan 和录制的 Video Demo