ELEC4602

微电子设计与技术

课程定位 ELEC4602/9701 是电子工程专业在‘VLSI (超大规模集成电路) 与芯片制造’维度的核心必修课。它解决了支撑现代数字世界的‘指尖物理’命题：如何将数亿个晶体管刻蚀在指甲盖大小的硅片上？如何设计高性能、低功耗的 CMOS 数字电路？它是通往台积电 (TSMC)、英伟达 (NVIDIA) 及高级 IC 设计工程师岗位的唯一‘实物级’通行证。它将高深的半导体工艺、逻辑电路设计与现代 EDA 工具深度整合，是培养‘具备全流程芯片设计能力专家’的必修课。 技术栈与学习内容 课程围绕‘从电路图到版图 (Layout)’的全链路展开。核心技术栈包括：Cadence Virtuoso (工业级 EDA)、SPICE 仿真、以及 Verilog 硬件描述语言。学习内容涵盖：CMOS 制造工艺流程（光刻、掺杂、刻蚀）、MOSFET 的次级效应分析、最为核心的‘数字集成电路设计（组合逻辑、时序逻辑优化）’、以及版图设计规则 (Design Rules)。此外，课程重点研究了互连线延迟模型、低功耗设计技术及系统片上 (SoC) 架构初步。学生将学习如何利用 EDA 工具设计一个完整的 8 位加法器版图。课程强调‘电路面积、速度与功耗 (PPA) 的极致权衡’。 课程结构 10 周理论高强度输出与每周 3 小时 Cadence 仿真 Lab 结合。评估体系完全对接高端半导体工业界：包含针对逻辑门延迟手算的期中测试、一个要求完成‘从原理图到 DRC/LVS 验证版图’的小组 Major Project、以及一场强调工艺推导、噪声裕度判定与时序分析能力的期末综合大考。该课极其强调‘版图设计的物理严密性’。 适合人群 电子、微电子专业大三/大四学生。必须具备扎实的 ELEC2133 (模拟电路) 和逻辑电路基础。如果你想在面试中谈论‘如何利用 Euler Path 优化版图面积’、或者渴望在未来的国产替代浪潮中掌控核心设计红线，这门课是你的神功。建议每周投入 25 小时以上进行 Cadence 连线与仿真。